Vamos a ver una puerta NAND TTL en configuración TOTEM POLE, su funcionamiento es análogo al visto en la puerta DTL, sustituyendo los diodos de entrada por un transistor multiemisor T1 cuyas uniones Base-Emisor sustituyen a los diodos de entrada. y cuya unión Base-Colector sustituye a los diodos de umbral D3 y D4. Este transistor presenta un camino de baja impedancia para extraer la carga de T2 a tierra en el paso de saturación a corte, aumentando la velocidad de conmutación.
Se incorpora una etapa de salida en forma de par activo (totem pole) que actúa como una fuente de intensidad aumentando el Fan-Out y la velocidad. Todo ello hace que la puerta TTL sea la familia saturada más rápida.
También se sustituye la resistencia de colector por el transistor T4 que forma el par activo con el T3. En la base del transistor T3, se añade una resistencia R3, para retirar la carga almacenada en su base cuando se tieneque pasar de saturación a corte. El transistor T4 actúa como seguidor de emisor, generando una baja impedancia de salida. Finalmente el diodo D0 evita que T4 conduzca cuando T3 está en saturación, ofreciéndole una resistencia de colector alta y de esta manera, minimizando el consumo. Si no exisitiera D0, en la transición de T3 de saturación a corte, existiría un intervalo en el que T3 y T4 conducirían ofreciendo un camino de baja impedancia de Vcca tierra y un pico de corriente.
Hay dos situaciones posible, cuando todas las entradas están a nivel lógico 1 y por tanto en la salida tenemos nivel lógico 0 y cuando en alguna de las entradas tenemos nivel lógico 0, y por tanto en la salida tedremos nivel lógico 1.
CASO A
Todas las entradas a nivel lógico 1
Cuando las dos entradas están en nivel lógico 1, las uniones base emisor de T1 están al corte, polarizados en sentido inverso, con lo que la tensión en la base del transistor T1 tiende a la tensión de alimentación. Por otro lado, para que la unión volector de T1 esté polarizada en sentido directo y de esta forma T2 y T3 pasen a conducción, se necesita como mínimo 2,1V que es la suma de las tensiónes Base Emisor (VBE) de los tres transistores T1, T2 y T3 a 0,7V cada uno, por tanto T2 y T3 están en saturación y aparece en la salida 0,2V que equivale a un nivel lógico 0, siendo realmente la tensión en la base del T1 la suma de las tensiónes de Base-Emisor de los transistores T2 y T3 saturado 0,8V cada uno, más la tensión de la Base-Emisor del T1 0,7V, un total de 2,3V. En este caso el T4 debería estár en corte, lo cual ocurre, gracias al diodo D0, sin el cual, T4 estaría en saturación.
CASO B
Alguna de las entradas a nivel lógico 0
Si al menos una de las entradas tiene nivel lógico 0, es decir 0,2V y suponiendo que la tensión Báse-Emisor de un transistor en conducción es de 0,7V, tendremos en la báse del transistor T1 una tensión de 0,9V la suma de ambas. Para que la unión de colector del T1 esté polarizada en sendio directo y de esta forma T2 y T3 pasen a conducir, se necesitaría del orden de 2,1V. Como sólo existen 0,9V, implica que T2 y T3 están en corte dejando la salida aislada de la tierra. En esta situación en la base del transistor T4 existe una tensión igual a Vcc, menos la caída de tensión en la resistencia R2, es decir, una tensión cercana a Vcc. Esto provoca la saturación del transistor T4 y que la tensión de salida suba hace el valor de la fuente de alimentación. Durante el paso de saturación a corte, T1 actúa como un transistor y reduce el tiempo para extraer el exceso de carga en la base del T2 que estaba anteriormente saturado. Como se puede apreciar la potencia de disipación es muy baja, permitiendo altos niveles de integración.
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